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chirp信号生成(fpga、基于cordic ip核)-爱代码爱编程

一、Chirp生成模块介绍         采用Verilog  生成Chirp,实现输入使能电平,模块输出Chirp信号,Chirp信号频率范围,时间宽度,连续Chirp信号数量可配置。     二、模块例化方法示例 parameter FL ='d20_000 ; parameter FH ='d30_000 ;

FPGA排序模块与verilog实现【含源码!!!】-爱代码爱编程

FPGA排序模块与verilog实现 基于FPGA的排序verilog代码实现verilog实现细节和配置参数模块性能 基于FPGA的排序 关于排序,通常大家熟悉的都是基于CPU时序结构的排序算法,比如冒泡排序、快速排序等等。但在FPGA上有时也需要进行排序,比如想得到FFT输出的若干点中最大的几十个点,或者我们只关心输出中那些较大的值的情况