代码编织梦想

基于直方图相似性的图像分类算法fpga实现,包括tb测试文件和matlab辅助验证-爱代码爱编程

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 MATLAB测试结果: FPGA测试结果: 上述仿真图中,红色XX表示图像读取完毕。因此输出XX。当图像输出完成之后,最下面的相似性指标 same1输出为11226,same2输出为6

跨时钟域学习记录(二)——xpm_cdc-爱代码爱编程

  本文以Xilinx提供的xpm_cdc代码为例,整理处理跨时钟域数据传输的常见方法。 宏定义   Xilinx定义了多个宏定义代替描述触发器行为的always块,列举如下 宏名称含义XPM_XSRREG带同步复位/

【ic设计】verilog线性序列机点灯案例(一)(小梅哥课程)-爱代码爱编程

文章目录 该系列目录:设计目标思路仿真结果时间点一:201ns时间点二:220ns时间点三:250,000,220ns时间点四:1,000,000,200ns时间点五:1,000,000,220ns 总结

【ic设计】verilog线性序列机点灯案例(四)(小梅哥课程)-爱代码爱编程

文章目录 该系列目录:设计环境设计目标设计思路RTL及Testbench代码RTL代码Testbenchxdc约束 仿真结果 声明:案例和代码来自小梅哥课程,本人仅对知识点做做笔记,如有学

verilog——信号类型-爱代码爱编程

Verilog HDL 的信号类型有很多种,主要包括两种数据类型:线网类型 (net type) 和寄存器类型 ( reg type )。在进行工程设计的过程中也只会使用到这两个类型的信号。 4.1 信号位宽         定义信号类型的同时,必须定义好信号的位宽。默认信号的位宽是

使用verilog设计有限状态机实现的跳一跳游戏及其testbench仿真测试-爱代码爱编程

设计跳一跳游戏的有限状态机可以分为以下几个主要步骤: 确定状态及状态转移条件: 确定游戏中可能存在的状态,如等待开始、准备跳跃、跳跃中、检查落地等。 确定不同状态之间的转移条件,例如何时从等待开始状态转移到准备跳跃状态,

使用verilog实现井字棋游戏设计及其testbench-爱代码爱编程

井字棋是一种经典的二人策略棋类游戏,也被称为Tic-Tac-Toe。游戏通常在一个3x3的方格棋盘上进行,每名玩家轮流在空格中放置自己的标记,一般玩家1使用"X"标记,玩家2使用"O"标记,直到有一名玩家在水平、垂直或对角线

fpga_图像处理-爱代码爱编程

一 fpga图像处理的基本原理   fpga图像处理的基本原理是将图像数据转换为数字信号,并通过fpga实现各种图像处理算法和技术。图像数据可以通过各种传感器和摄像头获得,然后通过模数转换器(ADC)将其转换为数字信号,数字信息可以通过fpga的输入输出引脚进行输入或输出。并通过fpga内部的逻辑单元进行处理,处理完成后,将处理结果通过fpga的输出引脚

【ic设计】verilog线性序列机点灯案例(三)(小梅哥课程)-爱代码爱编程

声明:案例和代码来自小梅哥课程,本人仅对知识点做做笔记,如有学习需要请支持官方正版。 文章目录 该系列目录设计目标设计思路RTL及Testbench代码RTL代码Testbench代码 仿真结

【ic设计】verilog线性序列机点灯案例(二)(小梅哥课程)-爱代码爱编程

文章目录 该系列目录:设计目标设计思路RTL 及 Testbench仿真结果存在的问题?改善后的代码RTL代码testbench代码 仿真结果 案例和代码来自小梅哥课程,本人仅对知识点做做

【rs422】基于未来科技ft4232hl芯片的多波特率串口通信收发实现-爱代码爱编程

功能简介   串行通信接口常常用于在计算机和低速外部设备之间传输数据。串口通信存在多种标准,以RS422为例,它将数据分成多个位,采用异步通信方式进行传输。   本文基于Xilinx VCU128 FPGA开发板,对RS4

verilog——综合和防真-爱代码爱编程

2.1综合         Verilog 是硬件描述语言,顾名思义,就是用代码的形式描述硬件的功能,最终在硬件电路上实 现该功能。在Verilog描述出硬件功能后需要使用综合器对Verilog代码进行解释并将代码转化成实际 的电路来表示,最终产生实际的电路,也被称为网表。这种将Verilog代码转成网表的工具就是综合 器。         上图左

【牛客】vl65 状态机与时钟分频-爱代码爱编程

描述 题目描述: 使用状态机实现时钟分频,要求对时钟进行四分频,占空比为0.25 信号示意图: clk为时钟 rst为低电平复位 clk_out 信号输出 Ps 本题题解是按照1000的状态转移进行的,不按照此状

【牛客】vl76 任意奇数倍时钟分频-爱代码爱编程

描述 编写一个模块,对输入的时钟信号clk_in,实现任意奇数分频,要求分频之后的时钟信号占空比为50%。模块应包含一个参数,用于指定分频的倍数。   模块的接口信号图如下:   要求:使用Verilog HDL语

soc设计:关于时钟门控的细节-爱代码爱编程

有如下几个信号 输入信号 1、同步后的rstnsync_clk 2、时钟:clk 3、test_mode 4、软件控制信号:clk_sub_en 输出信号 1、clk_sub 功能:软件配置的使能信号clk_sub_en经过时钟clk 2拍同步处理后产生clk 域下的enable信号,然后使用工艺库里的时钟门控cell产生门控时钟clk_s

soc设计:关于reset的细节-爱代码爱编程

有如下几个信号 1、时钟:clk_top 2、总的reset信号:rstn_top 3、scan的reset信号:scan_rstn 4、软件复位信号:rstn_soft_sub 5、scan模式信号:scan_mode 6、reset bypass 信号:scan_rstn_sel 功能: 一:在非test模式时,也就是test_mode

【牛客】vl63 并串转换-爱代码爱编程

题目 描述 题目描述:    设计一个模块进行并串转换,要求每四位d输为转到一位dout输出,输出valid_in表示此时的输入有效 信号示意图: clk为时钟 rst为低电平复位 valid_in 表示输入有效

适用于高云fpga的jtag-爱代码爱编程

目标板卡:小梅哥芯海无涯GOWIN高云ACG525(GW5A-LV25UG324) 1.软件要求:必须用商业版,因为教育版(V1.9.9Beta-4 Education)不支持此封装的GW5A。商业版需要上网申请License,此处提供D4D853392AD8.lic文件(此方法为临时救急用,不值得推广,时间限制到2024年8月3日),内容如下: #-

数字ic实践项目(9)— tang nano 20k: i2c oled driver-爱代码爱编程

Tang Nano 20K: I2C OLED Driver 写在前面的话硬件模块RTL电路和相关资源报告SSD1306 OLED 驱动芯片SSD1306 I2C协议接口OLED 驱动模块RTL综合实现

hls 三角函数报错:undefined reference to ‘cordic_apfixed::circ_table_arctan_128‘-爱代码爱编程

下面这是很笨的方法,只能解决cos函数不能用的问题。后面我在使用hls::log对ap_fixed类型数据进行计算的时候又出现了新的问题,下面这种方法就不适用了。但是这种方法可以帮我们发现问题出在哪,所以请大家简单浏览一